• Langue : Français
• Discipline : Electronique
• Identifiant : Inconnu
• Type de thèse : Doctorat
• Date de soutenance : 01/01/1994

Résumé en langue originale

Les progres les plus recents en matiere d'integration de composants mos ont permis d'atteindre le cap de 0.1 micron de longueur de canal, notamment grace a l'evolution de la lithographie haute resolution. Le comportement des transistors mos est alors fortement influence par le profil de champ electrique, a l'origine des effets de transport balistique et des effets canaux courts. A ce titre, l'optimisation de tels composants requiert une comprehension detaillee de la physique du transport electronique faisant appel a des outils de simulation performants. La premiere partie de cette these porte sur l'elaboration d'un simulateur de dispositifs nmos par la methode de monte carlo. Cette technique a ete completee par la mise au point d'un couplage avec la resolution d'equations etendues de derive-diffusion. Cette approche permet une convergence rapide des simulations et la prise en compte de phenomenes intervenant a des echelles de temps differentes. La methode de couplage a ete appliquee a la simulation de dispositifs fortement submicroniques, montrant que le phenomene de survitesse peut etre mis a profit pour ameliorer certaines caracteristiques electriques, notamment augmenter la transconductance. La reduction conjointe des dimensions des transistors et de leur tension d'alimentation a permis de mettre en evidence une reduction significative de l'energie maximale atteinte par les electrons qui attenue les phenomenes de degradation lies a l'injection dans l'oxyde de grille. Enfin, une architecture originale de transistor mos a grille enterree a egalement ete etudiee. Comparativement aux dispositifs plans conventionnels, ce type de structure presente un excellent controle des effets canaux courts. D'autre part, il a ete demontre que de bonnes performances en courant peuvent etre preservees grace a un niveau de dopage du substrat largement inferieur a celui d'un transistor plan.