• Langue : Français
• Discipline : Électronique
• Identifiant : 2005LIL10024
• Type de thèse : Doctorat
• Date de soutenance : 01/01/2005

Résumé en langue originale

Cette thèse traite de la simulation, de la caractérisation et de l'optimisation d'une architecture de transistor de puissance LDMOS (Lateral Double Diffused MOS) sur substrat SOI (Silicon-On-Isolator) en technologie BCD (Bipolar-CMOS-DMOS). Après la caractérisation des LDMOS de la tension de claquage (BVDSS) de 36.9 à 68.8 V et résistance à l'état passant (Ron) de 30.8 à 67.2 m[ohm]mm2, la simulation bidimensionnelle de procédé et de dispositif a été utilisée de manière exhaustive afin de calibrer l'approche simulation sur la base de résultats expérimentaux. Basé sur ces simulations de procédé et de dispositif, la dose d'implantation. de la zone de dérive, l'épaisseur du film SOI et de l'oxyde enterré (BOX) du transistor LDMOS ont été optimisées afin d'obtenir la meilleur compromis (BVDSS/ Ron). Enfin, une variante du procédé nominal ayant une plus fine épaisseur de l'oxyde de grille est étudiée en utilisant un tilt de 45°ou 60°pour optimiser l'implantation du canal afin d'ajuster la tension de seuil.