• Langue : Français
• Discipline : Électronique
• Identifiant : 2007LIL10074
• Type de thèse : Doctorat
• Date de soutenance : 01/01/2007

Résumé en langue originale

L'électronique grand public est entraînée par les applications numériques, dont le composant fondamental est le transistor MOS. Ses performances sont au premier ordre données par le courant de conduction ION, élevé pour des circuits rapides, et le courant de fuite IOFF, faible pour les circuits basse consommation. Ces deux grandeurs sont intimement liées par la pente sous le seuil S du transistor, traduisant sa capacité à passer de l'état bloqué à l'état passant. Nous proposons une modélisation du courant sous le seuil, notamment en décrivant l'évolution de la pente sous le seuil avec les paramètres technologiques, et soulignons sa limite fondamentale à kT/q (60mV/dec @ 300K). Puis diverses architectures permettant de passer cette limite sont évaluées. La plus prometteuse est le transistor I-MOS (Impact Ionization MOS), basé sur l'effet d'avalanche. Il est étudié d'un point de vue théorique, en s'appuyant sur des simulations TCAD et des données de littérature. Les performances de circuits réalisées en technologie I-MOS complémentaire sont évaluées. Ces circuits montrent un gain en terme de vitesse mais une consommation accrue par rapport à la technologie CMOS conventionnelle. Enfin, nous poussons les limites de l'intégration planaire "conventionnelle" de dispositifs I-MOS en réalisant les dispositifs les plus courts de la littérature (17nm de longueur de grille). Nous montrons et expliquons qu'il existe une taille minimale sous laquelle le transistor I-MOS n'est plus fonctionnel. Nous proposons également une intégration verticale permettant de s'affranchir de cette limite en terme de densité d'intégration.