• Langue : Anglais
• Discipline : Electronique, microélectronique, nanoélectronique et micro-ondes
• Identifiant : 2023ULILN044
• Type de thèse : Doctorat
• Date de soutenance : 08/12/2023

Résumé en langue originale

Dans un contexte d'objets toujours plus connectés, la réalisation de chaînes de réception radio faible consommation devient un défi. Dans le cadre d'un financement Cifre ST-IEMN, cette thèse aborde l'enjeu des performances de l'ADC afin d'alléger les contraintes de la chaîne radio analogique. Un ADC présentant 68dB de SNDR à une cadence de 64MS/s avec une consommation inférieur à 300µW est ciblé pour ces travaux.Après une analyse de l'état de l'art cette thèse propose une innovation de l'approche des convertisseurs SAR hybrides assistés de convertisseur à rampes. Une approche pseudo différentielle permet de diviser par deux la consommation et le temps de conversion de l'étage rampe. Une modélisation complète du système en VerilogA a permis de démontrer la fonctionnalité de la nouvelle architecture ainsi que l'implémentation d'algorithme de calibration. A partir de mesures publiées sur des réalisations similaires, les performances en termes de consommation de l'ADC sont extrapolées. En gardant une marge d'erreur de 30% l'ADC présente une consommation inférieure à 250µW, un SNDR de 67.1 dB pour un échantillonnage de 64MS/s. Ces résultats permettent d'estimer une figure de mérite de Schreier au-delà de 178dB. Une étude des effets non linéaires dues à la bande passante limité du comparateur temps continu de l'étage rampe est également proposée. Leur impact sur la conversion est exprimé en fonction d'un unique paramètre et une correction à partir de ce paramètre est proposée. Cette méthode est comparé à l'état de l'art et montre un gain significatif en performance pour l'application visée.

Résumé traduit

In a context of increasingly connected objects, the creation of low-power radio reception chains is becoming a challenge. As an industrial partnership Ph.D between STMicroelectronics and IEMN lab, this thesis studies the ADC performance challenge in order to alleviate the constraints of the analogue chain. An ADC with 68dB SNDR at 64MS/s and a power consumption of less than 300µW is targeted for this work.Following an analysis of the state of the art, this thesis proposes an innovative approach to hybrid SAR ADCs assisted by ramp converters. A pseudo-differential approach is used to halve the power consumption and conversion time of the ramp stage. Full modelling of the system in VerilogA was used to demonstrate the functionality of the new architecture and the implementation of a calibration algorithm. ADC power consumption was extrapolated from published measurements of similar systems. With a margin of error of 30%, the ADC has a power consumption of less than 250µW and an SNDR of 67.1dB at a sampling rate of 64MS/s. These results allow an estimate of a Schreier figure of merit above 178dB. A study of the non-linear effects due to the bandwidth limitation of the ramp stage's continuous time comparator is also proposed. Their impact on conversion result is expressed in terms of a single parameter and a correction as a function of this parameter is proposed. This method is compared with the state of the art and shows a significant gain in performance for the targeted application.