Note ABES Vers une reconfiguration dynamique partielle parallèle par prise en compte de la régularité des architectures FPGA-Xilinx Towards a parallel partial dynamic reconfiguration by taking into account the regularity of FPGA-Xilinx architectures Floorplanning Reconfiguration dynamique partielle parallèle Relocalisation de flux binaire Diffusion de flux binaire 005.428 Réseaux logiques programmables par l'utilisateur Planification Systèmes embarqués (informatique) Ce travail propose deux flots de conception complémentaires permettant le broadcast d’un bitstream partiel vers un ensemble de Régions Partiellement Reconfigurables (RPRs) identiques. Ces deux flots de conception sont applicables avec les FPGAs – Xilinx. Le premier appelé ADForMe (Automatic DPPR Flow For Multi-RPRs Architecture) permet l’automatisation du flot traditionnel de la RDP de Xilinx grâce à l’automatisation de la phase de floorplanning. Ce floorplanning est assuré par l’algorithme AFLORA (Automatic Floorplanning For Multi-RPRs Architectures) que nous avons conçu qui permet l'allocation identique de ces RPRs en termes de forme géométrique en tenant compte des paramètres technologiques du FPGA et des paramètres architecturaux de la conception dans le but de permettre la relocalisation de bitstream. Le deuxième flot proposé vise à favoriser la technique de relocalisation 1D et 2D afin de permettre le broadcast d’un bitstream partiel (fonctionnalité) vers un ensemble de RPRs pour une configuration du système. Ce flot permet donc l’optimisation de la taille de la mémoire de bitstream. Nous avons également proposé une architecture matérielle adéquate capable d’effectuer ce broadcast. Les résultats expérimentaux ont été effectués sur les FPGAs-Xilinx récents et ont prouvé la rapidité d’exécution de notre algorithme AFLORA ainsi que l’efficacité des résultats obtenus suite à l’application du flot d’automatisation de la relocalisation de bitstream. Ces deux flots permettent d’assurer la flexibilité et la réutilisabilité des composants IPs intégrés dans les architectures à Multi-RPRs afin de réduire la complexité en termes de temps de conception et d’améliorer productivité des concepteurs. This work proposes two complementary design flows allowing the broadcast of a partial bitstream to a set of identical Partially Reconfigurable Regions (PRRs). These two design flows are applicable with FPGAs - Xilinx. The first one called ADForMe (Automatic DPPR Flow For Multi-RPRs Architecture) allows the automation of the traditional flow of Xilinx RDP through the automation of the floorplanning phase. This floorplanning is carried out by the AFLORA (Automatic Floorplanning For Multi-RPRs Architectures) algorithm which we have designed that allows the same allocation of these RPRs in terms of geometric shape taking into account the technological parameters of the FPGA and the architectural parameters of the design in order to allow the relocation of bitstream. The second proposed flow aims to promote the 1D and 2D relocation technique in order to allow the broadcast of a partial bitstream (functionality) to a set of RPRs for a system configuration. Therefore, this flow allows optimizing the size of the bitstream memory. We have also proposed suitable hardware architecture capable of performing this broadcast. The experimental results have been performed on the recent Xilinx FPGAs and have proved the speed of execution of our AFLORA algorithm as well as the efficiency of the results obtained by the application of the automation of the bitstream relocation technique flow. These two flows allow flexibility and reusability of IP components embedded in Multi-RPRs architectures to reduce complexity in design time and improve design productivity. Electronic Thesis or Dissertation Text fr PDF 9072377 text/html https://pepite-depot.univ-lille.fr/LIBRE/EDSPI/2017/50376-2017-Chouchene.pdf https://theses.fr/2017LIL10135/abes Chouchene Wissem Chouchene 1984-08-27 TN 224775235 https://theses.fr/2017LIL10135 2017LIL10135 https://doi.org/10.70675/d7981297z5028z415bz83c1z63c7569409ec 2017-12-07 Informatique Lille 1 026404184 Doctorat Docteur es non oui Dekeyser Jean-Luc MADS_DIRECTEUR_DE_THESE_1 030972930 Ben Atitallah Rabie MADS_DIRECTEUR_DE_THESE_2 128199989 École doctorale Sciences pour l'ingénieur (Lille ; 1992-2021) MADS_ECOLE_DOCTORALE_1 147297028 Centre de Recherche en Informatique, Signal et Automatique de Lille MADS_PARTENAIRE_DE_RECHERCHE_1 18388695X ddc:000 Dekeyser Jean-Luc Ben Atitallah Rabie École doctorale Sciences pour l'Ingénieur (Lille) Centre de recherche en informatique, signal et automatique de Lille (CRIStAL) PDF 9072377