• Langue : Français
• Discipline : Micro et nanotechnologies, acoustique et télécommunications
• Identifiant : 2014LIL10105
• Type de thèse : Doctorat
• Date de soutenance : 24/11/2014

Résumé en langue originale

Dans le cas des générations de transistors sub-14nm, l’intégration de contacts métalliques classiques soumis aux limitations de la lithographie optique ne permet pas d’atteindre les performances d’alignement requises par les règles de dessin (pitch de grille 64nm en FDSOI 10nm) et les rendements industriels. Dans le cadre de ce travail de thèse, une nouvelle architecture de contacts auto-alignés (Self-Aligned Contacts ou SAC) est adressée pour les technologies FDSOI CMOS. Tout d’abord, nous avons proposé et validé l’intégration d’un module SAC dans une route CMOS FDSOI 14nm. Nous avons aussi démontré morphologiquement la faisabilité de contacts SAC pour des pitchs plus agressifs (noeud technologique 10nm). Par le biais de simulations numériques (TCAD et SPICE) l’impact de l’intégration des contacts auto-alignés sur les performances du transistor et du circuit, en termes de capacités parasites notamment, a ensuite été évalué dans le cas de la technologie 10nm FDSOI. Finalement, différentes techniques de transfert de contraintes mécaniques dans le canal du transistor ont été analysées en vue d’améliorer les performances de PFET en 10nm FDSOI. La génération des contraintes mécaniques via les contacts sur source-drain a également été investiguée.

Résumé traduit

For sub-14nm transistor generations, the integration of classical metallic contacts subjected to optical lithography limitations prevents the fulfillment of alignment performance required by design rules (64nm gate pitch for the 10nm node) and industrial yields. In the frame of this PhD. work, an original transistor architecture featuring self-aligned contacts (SAC) is studied for CMOS FDSOI technologies. First, a SAC module has been integrated and validated on a CMOS 14nm FDSOI process flow. The feasibility of SAC integration at a more aggressive gate pitch (10nm node) has also been demonstrated morphologically. The impact of such integration on the transistor and circuit performance, in terms of parasitic capacitances especially, has been evaluated through numerical simulations (TCAD, SPICE) in the case of the 10nm FDSOI technology. Finally, several techniques inducing mechanical stress within the transistor channel have been analyzed in order to improve the device performance. Among those, the use of contacts on source-drain to induce such stress has been particularly investigated.